,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,高教出版社,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,数字电子技术基础,第五版,第四章 组合逻辑电路,4.1,概述,一、组合逻辑电路的特点,从功能上,从电路结构上,任意时刻,的输出仅,取决于该时刻的输入,不含记忆（存储）元件,输出与输入间,无反馈延迟,回路,二、逻辑功能的描述,组合逻辑 电路,组合逻辑电路的框图,一、逻辑抽象,分析因果关系，确定输入,/,输出变量,定义逻辑状态的含意（赋值）,列出真值表,二、写出函数式,三、选定器件类型,四、根据所选器件：对逻辑式化简（用门）,变换（用,MSI,）,或进行相应的描述（,PLD,）,五、画出逻辑电路图，或下载到,PLD,六、工艺设计,4.2.2,组合逻辑电路的设计方法,设计举例：,设计一个监视交通信号灯状态的逻辑电路,如果信号灯,出现故障，,Z,为,1,R,A,G,Z,设计举例：,1.,抽象,输入变量,:,红（,R,）,、,黄（,A,）,、,绿（,G,）,输出变量：,故障信号（,Z,）,2.,写出逻辑表达式,输入变量,输出,R,A,G,Z,0,0,0,1,0,0,1,0,0,1,0,0,0,1,1,1,1,0,0,0,1,0,1,1,1,1,0,1,1,1,1,1,设计举例：,3.,选用小规模,SSI,器件,4.,化简,5.,画出逻辑图,4.3,若干常用组合逻辑电路,4.3.1,编码器,编码：将输入的每个高,/,低电平信号变成一个对应的二进制代码,普通编码器,优先编码器,一、普通编码器,特点：任何时刻只允许输入一个编码信号。,例：,3,位,二进制普通编码器,输 入,输 出,I,0,I,1,I,2,I,3,I,4,I,5,I,6,I,7,Y,2,Y,1,Y,0,1,0,0,0,0,0,0,0,0,0,0,0,1,0,0,0,0,0,0,0,0,1,0,0,1,0,0,0,0,0,0,1,0,0,0,0,1,0,0,0,0,0,1,1,0,0,0,0,1,0,0,0,1,0,0,0,0,0,0,0,1,0,0,1,0,1,0,0,0,0,0,0,1,0,1,1,0,0,0,0,0,0,0,0,1,1,1,1,利用无关项化简，得：,二、优先编码器,特点：允许同时输入两个以上的编码信号，但只对其中优先权最高的一个进行编码。,例：,8,线,-3,线优先编码器,（设,I,7,优先权最高,I,0,优先权最低）,输 入,输 出,I,0,I,1,I,2,I,3,I,4,I,5,I,6,I,7,Y,2,Y,1,Y,0,X,X,X,X,X,X,X,1,1,1,1,X,X,X,X,X,X,1,0,1,1,0,X,X,X,X,X,1,0,0,1,0,1,X,X,X,X,1,0,0,0,1,0,0,X,X,X,1,0,0,0,0,0,1,1,X,X,1,0,0,0,0,0,0,1,0,X,1,0,0,0,0,0,0,0,0,1,1,0,0,0,0,0,0,0,0,0,0,低电平,实例：,74HC148,选通信号,选通信号,附加输出信号,为,0,时，电路工作,无,编码输入,为,0,时，电路工作,有,编码输入,输 入,输 出,1,X,X,X,X,X,X,X,X,1,1,1,1,1,0,1,1,1,1,1,1,1,1,1,1,1,0,1,0,X,X,X,X,X,X,X,0,0,0,0,1,0,0,X,X,X,X,X,X,0,1,0,0,1,1,0,0,X,X,X,X,X,0,1,1,0,1,0,1,0,0,X,X,X,X,0,1,1,1,0,1,1,1,0,0,X,X,X,0,1,1,1,1,1,0,0,1,0,0,X,X,0,1,1,1,1,1,1,0,1,1,0,0,X,0,1,1,1,1,1,1,1,1,0,1,0,0,0,1,1,1,1,1,1,1,1,1,1,1,0,状态,1,1,不工作,0,1,工作，但无输入,1,0,工作，且有输入,0,0,不可能出现,附加输出信号的状态及含意,控制端扩展功能举例：,例：用两片,8,线,-3,线优先编码器,16,线,-4,线优先编码器,其中， 的优先权最高, ,状态,1,1,不工作,0,1,工作，但无输入,1,0,工作，且有输入,0,0,不可能出现,第一片为高优先权,只有,(1),无编码输入时，,(2),才允许工作,第,(1),片,时表示对,的编码,低,3,位输出应是两片的输出的“,或,”,三、二,-,十进制优先编码器,将 编成,0110 1110,的优先权最高，,最低,输入的低电平信号变成一个对应的十进制的编码,参考,P173,图,4.3.5,常用集成编码器,1,、,74HC148,2,、,74LS147,二,十进制优先编码器,0,编码有效,输出,8421BCD,反码,10,线,4,线（,实为,9,线,4,线,）,没有,I,0,端,:,当,I,9,-,I,1,全为,1,时，输出,0000,的反码,1111,8,线,3,线优先编码器,0,编码有效,输出,3,位二进制反码,74HC148,I,7,I,6,I,5,I,4,I,3,I,2,I,1,I,0,Y,EX,Y,2,Y,1,Y,0,Y,S,S,74LS147,I,8,I,7,I,6,I,5,I,4,I,3,I,2,Y,2,Y,1,Y,0,I,9,I,1,Y,3,4.3.2,译码器,译码：将每个输入的二进制代码译成对应的输出高、低电平信号。,常用的有：二进制译码器，二,-,十进制译码器，显示译码器等,一、二进制译码器,例：,3,线,8,线译码器,输 入,输 出,A,2,A,1,A,0,Y,7,Y,6,Y,5,Y,4,Y,3,Y,2,Y,1,Y,0,0,0,0,0,0,0,0,0,0,0,1,0,0,1,0,0,0,0,0,0,1,0,0,1,0,0,0,0,0,0,1,0,0,0,1,1,0,0,0,0,1,0,0,0,1,0,0,0,0,0,1,0,0,0,0,1,0,1,0,0,1,0,0,0,0,0,1,1,0,0,1,0,0,0,0,0,0,1,1,1,1,0,0,0,0,0,0,0,真值表 逻辑表达式：,用电路进行实现,用二极管与门阵列组成的,3,线,8,线译码器,用二极管与门阵列构成的译码器虽然比较简单，但也存在两个严重的缺点。其一是电路的输出电阻较低而输出电阻较高，其二是输出的高、低电平信号发生偏移（偏移输入信号的高、低电平）。因此，通常只在一些大规模集成电路内部采用这种结构，而在中规模集成电路译码器中多采用三极管集成门电路结构。,集成译码器实例：,74HC138,低电平输出,附加,控制端,当,S,1,=1,S,2,+S,3,=0,时，,G,S,输出为高电平（,S=1,），译码器处于工作状态； 否则，译码器处于禁止工作，所有的输出端被封锁在高电平；,这,3,个控制端也称为“片选”输入端，利用片选的作用可以将多片连接起来以扩展译码器的功能。,74HC138,的功能表：,输 入,输 出,S,1,A,2,A,1,A,0,0,X,X,X,X,1,1,1,1,1,1,1,1,X,1,X,X,X,1,1,1,1,1,1,1,1,1,0,0,0,0,1,1,1,1,1,1,1,0,1,0,0,0,1,1,1,1,1,1,1,0,1,1,0,0,1,0,1,1,1,1,1,0,1,1,1,0,0,1,1,1,1,1,1,0,1,1,1,1,0,1,0,0,1,1,1,0,1,1,1,1,1,0,1,0,1,1,1,0,1,1,1,1,1,1,0,1,1,0,1,0,1,1,1,1,1,1,1,0,1,1,1,0,1,1,1,1,1,1,1,利用附加控制端进行扩展,例：用,74HC138,（,3,线,8,线译码器）,4,线,16,线译码器,D,3,=1,D,3,=0,数据分配器,带控制输入端的译码器又是一个完整的数据分配器。如,74HC138,所示电路中如果将,S,1,作为“数据”输入端（同时令,S,2,=S,3,=0,），而将,A,2,A,1,A,0,作为“地址”输入端，那么从,S,1,送来的数据只能通过由,A,2,A,1,A,0,所指定的一根输出线送出去。,S,1,的数据以反码的形式从相应的输出端输出，而不会被送到其他任何一个输出端上。,例：利用,2-4,线译码器分时将采样数据送入计算机。,2-4,线译码器,A,B,C,D,三态门,三态门,三态门,三态门,总线,00,0,全为,1,工作原理,：（以,A,0,A,1,=00,为例）,数据,2-4,线译码器,A,B,C,D,三态门,三态门,三态门,三态门,总线,脱离总线,二、二,十进制译码器,将输入,BCD,码的,10,个代码译成,10,个高、低电平的输出信号,BCD,码以外的伪码，输出均无低电平信号产生,例：,74HC42,这个电路结构具有拒绝伪码的功能。,二,-,十进制编码,显示译码器,显示器件,在数字系统中，常常需要将运算结果用人们习惯的十进制显示出来，这就要用到,显示译码器,。,三、显示译码器,1.,七段字符显示器,半导体数码管,BS201A,a,b,c,d,e,f,g,等效电路：,共阳极，需,0,驱动,共阴极，需,1,驱动,+U,a,b,c,d,e,f,g,a,b,c,d,e,f,g,b=c=f=g=1，a=d=e=0时,c=d=e=f=g=1，a=b=0时,共阴极,2. BCD,七段字符显示译码器（代码转换器）,7448,输 入,输 出,数字,A,3,A,2,A,1,A,0,Y,a,Y,b,Y,c,Y,d,Y,e,Y,f,Y,g,字形,0,0,0,0,0,1,1,1,1,1,1,0,1,0,0,0,1,0,1,1,0,0,0,0,2,0,0,1,0,1,1,0,1,1,0,1,3,0,0,1,1,1,1,1,1,0,0,1,4,0,1,0,0,0,1,1,0,0,1,1,5,0,1,0,1,1,0,1,1,0,1,1,6,0,1,1,0,0,0,1,1,1,1,1,7,0,1,1,1,1,1,1,0,0,0,0,8,1,0,0,0,1,1,1,1,1,1,1,9,1,0,0,1,1,1,1,0,0,1,1,10,1,0,1,0,0,0,0,1,1,0,1,11,1,0,1,1,0,0,1,1,0,0,1,12,1,1,0,0,0,1,0,0,0,1,1,13,1,1,0,1,1,0,0,1,0,1,1,14,1,1,1,0,0,0,0,1,1,1,1,15,1,1,1,1,0,0,0,0,0,0,0,真值表 卡诺图,BCD,七段,显示译码器,7448,的逻辑图,7448,的附加控制信号,：（,1,）,灯测试输入,当 时，,Y,a,Y,g,全部置为,1,7448,的附加控制信号,：（,2,）,灭零输入,当 时，,时，则灭灯,7448,的附加控制信号,：（,3,）,灭灯,输入,/,灭零,输出,输入,信号，称灭灯输入控制端：,无论输入状态是什么，数码管熄灭,输出,信号，称灭零输出端：,只有当输入 ，且灭零输入信号 时，,才给出低电平,因此 表示译码器,将本来应该显示的零熄灭了,7448,驱动,BS201A,半导体数码管的连接方法参见,P186,图,4.3.18,例：利用 和 的配合，实现多位显示系统的灭零控制,整数部分：最高位是,0,，而且灭掉以后，输出 作为次高位的 输入信号,小数部分：最低位是,0,，而且灭掉以后，输出 作为次低位的 输入信号,四、用译码器设计组合逻辑电路,1.,基本原理,(,译码器又称为最小项译码器,),3,位二进制译码器给出,3,变量的全部最小项,;,。,n,位二进制译码器给出,n,变量的全部最小项,;,任意函数,将,n,位二进制译码输出的最小项组合起来，可获得任何形式的输入变量不大于,n,的组合函数,2.,举例,例：利用,74HC138,设计一个多输出的组合逻辑电路，输出逻辑函数式为：,4.3.3,数据选择器,一、工作原理,从一组数据中选择一路信号进行传输的电路，称为,数据选择器,。,A,0,A,1,D,3,D,2,D,1,D,0,W,控制信号,输入信号,输出信号,数据选择器类似一个多投开关。选择哪一路信号由相应的一组控制信号控制。,双,4,选,1,数据选择器,74HC153,S,1,和,S,2,是附加控制端，用于控制电路工作状态和扩展功能,A,1,A,0,Y,1,1,X,X,0,0,0,0,D,10,0,0,1,D,11,0,1,0,D,12,0,1,1,D,13,例：“双四选一”，,74HC153,分析其中的一个“四选一”,例：用两个“四选一”接成“八选一”（,74HC151,）,“四选一”只有,2,位地址输入，从四个输入中选中一个,“八选一”的八个数据需要,3,位地址代码指定其中任何一个,二、用数据选择器设计组合电路,1.,基本原理,（,D,0,D,3,取原变量、反变量、,0,和,1,）,具有,n,位地址输入的数据选择器，可产生任何形式的输入变量不大于,n+1,的组合函数,例如：,4.3.4,加法器,一、,1,位加法器,1.,半加器，不考虑来自低位的进位，将两个,1,位的二进制数相加,输 入,输 出,A,B,S,CO,0,0,0,0,0,1,1,0,1,0,1,0,1,1,0,1,2.,全加器：将两个,1,位二进制数及来自低位的进位相加,输 入,输 出,A,B,CI,S,CO,0,0,0,0,0,0,0,1,1,0,0,1,0,1,0,0,1,1,0,1,1,0,0,1,0,1,0,1,0,1,1,1,0,0,1,1,1,1,1,1,74LS183,74LS183,二、多位加法器,串行进位加法器,优点：简单,缺点：慢,2.,超前进位加法器,基本原理：加到第,i,位,的进位输入信号是两,个加数第,i,位以前各位,（,0 i-1,）的函数，,可在相加前由,A,B,两数确定。,优点：快，每,1,位的,和,及最后的,进位,基本同时产生。,缺点：电路复杂。,74LS283,三、用加法器设计组合电路,基本原理：,若能生成函数可变换成,输入变量,与,输入变量,相加,若能生成函数可变换成,输入变量,与,常量,相加,例：将,BCD,的,8421,码转换为余,3,码,输 入,输 出,D,C,B,A,Y,3,Y,2,Y,1,Y,0,0,0,0,0,0,0,1,1,0,0,0,1,0,1,0,0,0,0,1,0,0,1,0,1,0,0,1,1,0,1,1,0,0,1,0,0,0,1,1,1,0,1,0,1,1,0,0,0,0,1,1,0,1,0,0,1,0,1,1,1,1,0,1,0,1,0,0,0,1,0,1,1,1,0,0,1,1,1,0,0,4.3.5,数值比较器,用来比较两个二进制数的数值大小,一、,1,位数值比较器,A,B,比较有三种可能结果,二、多位数值比较器,原理：从高位比起，只有高位相等，才比较下一位。,例如：,2.,集成电路,74LS85,实现,4,位二进制数的比较,参见教材,P199,图,4.3.32,3.,比较两个,8,位二进制数的大小,例：用比较器构成,8421BCD,码 表示的一位十进制数四舍五入电路。,解,: A,3,A,0,：,8421BCD,码,B,3,B,0,：,0100,（,十进制数,4,）,A,B,输出端用于判别,0,1,0,比较器的应用,4.4,组合逻辑电路中的竞争,-,冒险现象,4.4.1,竞争,-,冒险现象及成因,一、什么是“竞争”,两个输入“同时向相反的逻辑电平变化”，称存在“竞争”,二、因“竞争”而可能在输出产,生尖峰脉冲的现象，称为,“竞争,-,冒险”。,前面分析组合逻辑电路的功能时，都假定输入信号处于,稳定状态（静态）,；若输入信号处于,跳变状态（动态），,且门电路的传输延迟时间,t,pd,不能忽略时，组合逻辑电路就有可能产生竞争冒险,现象。,三、,2,线,4,线译码器中的竞争,-,冒险现象,尖峰脉冲会使敏感的电路（如触发器）误动作，因此，设计组合电路时要采取措施加以避免。,4.4.2,检查竞争,-,冒险现象的方法,一、化简法（对于简单的逻辑函数）,形式为,Y=AA,的将出现,正向,尖峰脉冲；,形式为,Y=A+A,的将出现,负向,尖峰脉冲。,只要逻辑函数在一定的条件下能化成,Y=AA,或,Y=A+A,的形式，则可判定其电路有竞争,冒险的可能。,二、卡诺图法,0,0,0,0,A,BC,0,1,00,01,11,10,1,1,1,1,如函数卡诺图上为化简作的圈相切，且相切处又无其他圈包含，则可能存在竞争冒险。,以上方法简单，但局限性太大，多数情况下输入变量都有两个以上同时改变状态的可能性。还可采用计算机辅助分析手段和实验检查。,4.4.3,消除竞争,-,冒险现象的方法,一、接入滤波电容,尖峰脉冲很窄，用很小的电容就可将尖峰削弱到,V,TH,以下。,这种方法简单易行，缺点是增加了输出电压波形的上升时间,和下降时间，使波形变坏。,二、引入选通脉冲,取选通脉冲作用时间，,在电路达到稳定之后，,P,的,高电平期的输出信号不会,出现尖峰。,三、修改逻辑设计,例：,1,0,0,1,A,BC,0,1,00,01,11,10,0,1,0,1,