,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,可测性设计,*,单击此处编辑母版标题样式,可测性设计,Design for Testability,可测性设计,可测性设计Design for Testability,1,目录,一 可测性设计引言,二 可测性设计的重要概念,三 边界扫描测试,可测性设计,目录可测性设计,2,可测性设计引言,微电子学迅速发展,集成电路规模迅速膨胀,电路结构越来越复杂,芯片管脚,封装的密度越来越高,可测性设计,可测性设计引言微电子学迅速发展可测性设计,3,可测性设计简介,大量故障变的不可测，因此过去由设计人员根据所完成的功能来设计电路，而测试人员根据已经设计或研制完成的系统和电路来制定测试的方案的传统做法已不适应实际生产的要求。,功能设计人员在设计系统和电路的同时，必须考虑到测试的要求，即衡量一个系统和电路的标准不仅有实现功能的优劣，所用器件的多少，而且还要看所设计的电路是否可测，测试是否方便，测试码生成是否容易等问题。,这就是所谓的可测性,设计,可测性设计,可测性设计简介大量故障变的不可测，因此过去由设计人员根据所完,4,可测性设计的重要概念,可测性设计,DFT,（,Design for Testability),有三类方法：,a,、,Ad hoc,测试,b,、基于扫描的方法,c,、,BIST,（,Built in Self Test,）,Ad hoc,测试：即专项测试，按功能基本要求设计电路，采取一些比较简单易行的措施，使他们的可测性得到提高,SCAN,扫描测试：,Full Scan,、,Boundary Scan,和,Partial Scan,内建自测试,BIST,：是指利用设备内部具有自检能力的硬件和软件来完成对设备检测的一种方法，这些硬件和软件是设备的一个组成部分，称为机内自测试设备。,可测性设计,可测性设计的重要概念可测性设计 DFT（Design fo,5,可测性设计的重要概念,可测性,Testability=Controllable+Observable,Controllable,可控性,指能够对电路中每个内部节点进行复位和置位的能力,Observable,可观性,指不论用直接还是间接的方式都能观察到电路中任一个内部节点状态的能力,可测性设计,可测性设计的重要概念可测性 Testability=Co,6,可测性设计的重要概念,测试矢量与测试码自动生成(ATPG),（,Automatic Test Pattern Generation),测试矢量是每个时钟周期应用于管脚的用于测试或者操作的逻辑,1,和逻辑,0,的数据,测试码生成方法,穷举法、功能定义法、,ATPG,、人工编码、故障模拟等,ATPG,，即测试码自动生成，是根据逻辑电本身的结构用算法自动生成测试码,可测性设计,可测性设计的重要概念测试矢量与测试码自动生成(ATPG)（,7,可测性设计的重要概念,故障覆盖率,F,（,Fault Coverage,）,=,检测到的故障数,/2,内部节点数,F,是随不同的假定故障而变化的,可测性设计,可测性设计的重要概念故障覆盖率 F（Fault Covera,8,可测性设计的重要概念,可测试性设计的目标,无冗余逻辑:逻辑实现存在冗余会增加测试生成的复杂性,增加集成电路的可控制性和可观性:随着集成度提高,晶体管数,、引线数比例上升,这已成为提高电路可测试性的最根本措施,使测试,码生成更容易,有利于提高测试集的质量:包括故障覆盖率、测试集规模、实际测试时间等,电路的附加部分对原来电路的性能影响应尽可能少。可测试性设计都会增加额外测试电路,使芯片面积下降、速度下降,通常芯片面积可能会增加10%20%,可测性设计,可测性设计的重要概念可测试性设计的目标可测性设计,9,边界扫描技术,内部扫描设计技术有两种：,全扫描技术，将电路中所有的触发器用特殊设计的具有扫描功能的触发器代替，使其在测试时链接成一个或几个移位寄存器；,部分扫描技术，只选择一部分触发器构成移位寄存器，降低了扫描设计的硬件消耗和测试响应时间。,边界扫描测试方法于,1990,年成为,IEEE,的标准，即,IEEE Std 1149.1-1990,，目前最新的版本为,IEEE1149.1-20012,。该标准由,JTAG,（,Joint Test Action Group,）组织制订。边界扫描测试技术的基本思想是从集成电路本身的测试性设计入手，解决数字电路板的测试问题。,可测性设计,边界扫描技术内部扫描设计技术有两种：可测性设计,10,边界扫描技术,边界扫描结构定义了,4,个基本硬件单元,:,测试存取口,(TAP),、,TAP,控制器、指令寄存器和测试数据寄存器组。,TAP,一般包括,4,条测试总线,:,测试数据输入总线,(TDI),、测试数据输出总线,(TDO),、测试模式选择总线,(TMS),和测试时钟输入总线,(TCK),。还有一个可选择的测试复位输入端,(TRST3),。,TAP,控制器是边界扫描的核心部分,整个测试逻辑都是由它按一定顺序调用的。在测试时钟,TCK,的作用下,从,TDI,加入的数据可以在移位寄存器链中移动进行扫描。,可测性设计,边界扫描技术边界扫描结构定义了4 个基本硬件单元:可测性设计,11,边界扫描技术,边界扫描单元电路,TDI,TDO,TCK,TMS,可测性设计,边界扫描技术边界扫描单元电路可测性设计,12,边界扫描技术,边界扫描电路（,Boundary Scan,）,可测性设计,边界扫描技术边界扫描电路（Boundary Scan）可测性,13,边界扫描技术,数字电路板使用边界扫描测试方法有三个前提条件：,电路板上使用的集成电路（,IC,）支持边界扫描标准,IEEE1149.1,（目前,ALTERA,、,XILINX,和,LATTICE,的主要系列的大规模可编程逻辑集成电路都支持,IEEE1149.1,）,PCB,上的,IC,按照测试性设计要求形成边界扫描链（即对数字电路板进行可测试性设计）,有支持边界扫描测试功能的软件系统（用于建立边界扫描测试所需要的各种文件和执行边界扫描测试，比如,ASSET InterTech,公司的,ScanWorks,和法国,Temento,公司的,DiaTem,）,可测性设计,边界扫描技术数字电路板使用边界扫描测试方法有三个前提条件：可,14,边界扫描技术,选择集成电路,在设计数字电路板时，应尽可能选择支持,IEEE1149.1,标准的集成电路。,优先选用同时支持,IEEE1149.1,和,IEEE1532,标准的可编程集成电路。,IEEE1532,标准能使来自不同厂家的可编程逻辑集成电路使用相同软件进行编程。,可测性设计,边界扫描技术选择集成电路可测性设计,15,边界扫描技术,设计边界扫描链,由于,LATTICE,、,XILINX,、,ALTERA,、,TI,和,AD,公司的编程软件工具不兼容，因此，为了便于使用各自的编程软件工具进行编程，不同公司的可编程集成电路应放置在不同的扫描链上，每一个扫描链提供一个独立的用于编程和测试的,JTAG,接口。根据,IEEE1149.1,标准，,JTAG,测试接口包括,TMS,、,TCK,、,TRST,、,TDI,和,TDO,等,5,种信号。为了适应多,JTAG,接口的要求，边界扫描测试系统应提供多个,JTAG,接口，例如,ScanWorks,最多能提供,16,个,JTAG,接口。,可测性设计,边界扫描技术设计边界扫描链可测性设计,16,边界扫描技术,如果不同公司的可编程集成电路支持,IEEE1532,标准，则可以把它们放置在同一扫描链上。此时，可以使用相同的编程软件对来自不同公司的集成电路进行编程。,尽量把具有相同电压等级的集成电路放在同一条扫描链中。,ScanWorks,可以提供可编程的,JTAG,接口电平，以适应不同电压等级的集成电路测试需要。若要把不同电压等级的集成电路设置在同一个扫描链中，则需要进行电平转换。在下图所示的扫描链中，后一个集成电路的,TDI,、,TMS,、,TCK,、,TRST,和,TDO,需要进行电平转换。,可测性设计,边界扫描技术可测性设计,17,边界扫描技术,可测性设计,边界扫描技术可测性设计,18,边界扫描技术,当把具有不同,TCK,的速度的集成电路设放置在同一个扫描链时，,TCK,速度必须设置为扫描链中最慢集成电路的,TCK,速度。,可测性设计,边界扫描技术可测性设计,19,边界扫描技术,边界扫描测试接口信号的连接方法,边界扫描测试接口信号包括,TMS,、,TCK,、,TRST,、,TDI,和,TDO,。为了保证这些信号的完整性，需要对进入数字电路板的接口信号进行缓冲，特别是,TCK,和,TMS,。常用的缓冲集成电路有,54LS244,。若,54LS244,不能满足速度要求，则可以采用速度更快的,FPGA,作为缓冲器。,TRST,是复位信号，常用接法如图,2,所示。该接法可以提高驱动能力，解决因集成电路内部上拉电阻并联后阻值过小而引起的,TRST,不能驱动为低电平的问题。,可测性设计,边界扫描技术边界扫描测试接口信号的连接方法可测性设计,20,边界扫描技术,可测性设计,边界扫描技术 可测性设计,21,边界扫描技术,特殊功能引脚的连接方法,某些支持边界扫描测试的集成电路有一些特殊功能引脚，这些引脚影响边界扫描测试功能。,当进行边界扫描测试时，需要将这些引脚设置到特定的状态。,在使用集成电路之前，应仔细阅读该集成电路的,BSDL,文件，然后按照特殊功能引脚的使用要求进行合理的连接。,BSDL,文件是由集成电路制造商提供的描述该芯片边界扫描功能的一种文本格式的文件。,可测性设计,边界扫描技术特殊功能引脚的连接方法可测性设计,22,边界扫描技术,下面举例说明如何正确连接特殊功能引脚。,Xilinx SPARTAN XC2S150 FPGA,的,BSDL,文件中指出：当处于边界扫描测试模式时，该芯片的,PROGRAM,引脚应设置为,1,；当处于其它工作方式时，,PROGRAM,引脚应设置为,0,。为了保证在边界扫描测试模式时，,PROGRAM,引脚能设置为,1,，该引脚应连接到一个开关上，利用开关可以设置,PROGRAM,引脚为,1,或,0,。,TI,公司的,TMS320C6701,（,DSP,）芯片，当处于正常工作或仿真调试状态时，,EMU0,和,EMU1,引脚应设置为,11,，而处于边界扫描测试状态时，,EMU0,和,EMU1,引脚应设置为,00,。这两个引脚不能连接到固定信号上，应连接到开关上，利用开关设置,EMU0,和,EMU1,引脚的状态。,可测性设计,边界扫描技术下面举例说明如何正确连接特殊功能引脚。可测性设,23,总结,总之，测试是很必要的,可测性设计,总结总之，测试是很必要的可测性设计,24,Thank You!,可测性设计,Thank You!可测性设计,25,