单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,2014-2-25,#,ADC,和,DAC,链路设计原理及指标计算,2014.2.18,ADC和DAC链路设计原理及指标计算,1,目录,一、概述,二、,ADC,链路设计,三、,ADC,的常用指标,四、,DAC,链路设计,五、,DAC,的常用指标,六、,ADC,和,DAC,的指标计算,目录一、概述,2,一、概述,ADC,和,DAC,是数字和模拟接口，是了解分析模拟世界的重要工具。,在通信领域，它们将射频信号转换为更容易处理的数字信号，经过算法处理后再转换成射频信号发射出去，完成通信。,我们部门的设备通常将射频信号转换为中频信号，然后经过,ADC,转换为数字信号进行处理，然后送入到,DAC,转换为中频，再上变频为射频。,一、概述ADC和DAC是数字和模拟接口，是了解分析模拟世界,3,二、,ADC,链路设计,1,、,ADC,的接口,ADC,的接口分为射频接口、时钟接口、数字接口和控制接口。,射频接口：用于接收中频信号，一般采用差分接口。,时钟接口：用于接收芯片的工作时钟；一般有,LVDS,、,LVPECL,等差分接口和,CMOS,接口。,数字接口：用于将,ADC,转换后的数字信号送入到数字处理芯片中；常用的形式为,CMOS,、,LVDS,差分、高速串口；,控制接口：用于控制芯片的工作方式；常用接口为,SPI,控制接口。,二、ADC链路设计1、ADC的接口,4,二、,ADC,链路设计,2,、,ADC,中频接口设计,ADC,中频接口接收的是中频信号；其电路为射频电路，故走线及匹配的要求很重要，需注意以下三点；,差分走线要等长处理；,差分信号线的阻抗是指对地阻抗；,射频接口的阻抗要注意匹配。,其中第,3,点又根据,ADC,类型的不同，采用的方式不同；根据输入阻抗匹配方式的不同分为两种：缓冲型,ADC,和非缓冲型,ADC,；,二、ADC链路设计2、ADC中频接口设计,5,缓冲型,ADC,和非缓冲型,ADC,（开关电容型）的区别在于,ADC,的输入口是否有一缓冲电路，从而隔离输入电路和采样电路。,图,1,缓冲型,ADC-ADS58C20,输入接口,图,1,非缓冲型,ADC-ADS62c17,输入接口,缓冲型ADC和非缓冲型ADC（开关电容型）的区别在于ADC的,6,缓冲型,ADC,与非缓冲型,ADC,的区别,缓冲型,ADC,的优点比较直接：缓冲器将接口电路和采样电路隔离开来，使得,ADC,的输入阻抗固定，便于前端的驱动电路阻抗匹配；然而由于缓冲器需要较高的电源电压，使得,ADC,在功耗、噪声方面会受到影响；,非缓冲型,ADC,的驱动电路与采样电路直接相连，这就使得,ADC,的输入阻抗是变化的，驱动电路设计比较复杂，需要考虑芯片提供的,DATASHEET,进行设计。其主要构造如图,3,所示。,缓冲型ADC与非缓冲型ADC的区别,7,图,3,非缓冲型,ADC,的输入结构示意图,图3 非缓冲型ADC的输入结构示意图,8,二、,ADC,链路设计,3 ADC,时钟接口,ADC,时钟接口的输入阻抗为高阻抗，并且有着缓存，故阻抗不会受后级影响，比较恒定。故在匹配时只需要直接并联上一个,100,欧姆电阻即可。,不同的电平接口如,LVDS,和,LVPECL,接口采用标准的转换电路即可。,对于输入有偏置要求的，需要进行偏置处理。,时钟频率的选择与中频频率有关，其关系式如下所示：,其中,f0,为中频频率，,fs,为采样频率，一般情况下,n,取,1,和,2。,二、ADC链路设计3 ADC时钟接口,9,二、,ADC,链路设计,4,数字接口,ADC,的数字接口其形式主要有串行和并行两种。,并行接口有差分和单端两种形式。其电路的主要要求为,数据线与时钟线要进行等长处理。差分线之间也要求等长处理。,串行接口为差分的一对线路，该线路的工作速率为几个,Gbit/s,或几十个,Gbit/s,，是后续的发展方向。,5 SPI,控制接口,SPI,控制接口为标准接口，需要注意要对其进行上拉处理，以防驱动不足。,二、ADC链路设计4 数字接口,10,三、,ADC,指标,1,、,ADC,的常用指标,ADC,的常用指标主要有：信噪比（,SNR,）、无杂散动态范围（,SFDR,）、采样带宽、采样频率、采样位数、功耗。,三、ADC指标1、ADC的常用指标,11,三、,ADC,指标,2,、,ADC,指标意义及其计算方法,信噪比,SNR,：该指标为信号功率的噪声功率的比值；越大表示噪声的影响越小，,ADC,的性能越好；其计算公式为：,SNR=6.02N+1.74,其中,N,是指采样位数；该公式计算出的为理论值，实际值要小一些。,三、ADC指标2、ADC指标意义及其计算方法,12,三、,ADC,指标,无杂散动态范围（,SFDR,）是指信号的均方根值与最差杂散信号,(,无论它位于频谱中何处,),的均方根值之比。,最差杂散可能是原始信号的谐波，也可能不是。,在通信系统中，,SFDR,是一项重要指标，因为它代表了可以与大干扰信号,(,阻塞信号,),相区别的最小信号值。,SFDR,可以相对于满量程,(dBFS),或实际信号幅度,(dBc),来规定。其定义如图,4,所示。,三、ADC指标 无杂散动态范围（SFDR）是指,13,图,4,、,SFDR,示意图,图4、SFDR示意图,14,采样带宽是指,ADC,所能采取到信号带宽。其一般计算方式如下：,BW=Fs/2,其中,Fs,为采样频率；该公式是根据奈奎斯特定律得来。,若内部增加了提高性能的滤波器则带宽可能更窄一些，如,TI,公式的,SNRBOOST,功功能就是增加了滤波器，其带宽为,0.33Fs,或,0.22Fs,。,采样带宽是指ADC所能采取到信号带宽。其一般计算方式如下：,15,功耗也是,ADC,指标中一个重要项，一般,ADC,的功耗均值,1W,以内。,目前,ADC,的供电电压不断下降（,3.3V,降为,1.8V,），功耗也在下降，在设计时需要考虑该指标。,功耗也是ADC指标中一个重要项，一般ADC的功耗,16,四,DAC,链路设计,1,、,DAC,接口,DAC,接口有数字接口、射频接口、时钟接口、,SPI,接口。,2,、数字接口,DAC,的数字接口主要有两种形式：差分并行和高速串行。,差分接口主要有,LVDS,、,LVPECL,等方；而数据的输入形式一般也是以,IQ,交织的方式（也可是单独方式）；这种方式也是我们目前常用的方式。,由于差分并行的方式需要走很多的线，在,PCB,布局布线方面很不方便，故产生了高速串行方式。,高速串行接口只需要有一对差分线即可，通信速率可达几个,Gbit/s,，甚至是几十个,Gbit/s,；这也是未来的方向，目前,TIADI,等厂商已开发出相应的产品。,四 DAC链路设计1、DAC接口,17,3,、射频接口,射频接口根据,DAC,的类型分为两种：,Current Sink,(,灌电流,),和,Current Source,（拉电流）。,Current Sink,是指外界提供驱动形成电流进入到,DAC,，与匹配电阻形成电压，从而将信号传输出去。,Current Source,是指,DAC,输出电流（形同外界将电流从,DAC,“拉出”），与匹配电阻形成电压传输出去。,DAC,的模拟接口主要考虑的是阻抗和共模电压，下面根据两种不同的类型对其进行介绍。,3、射频接口,18,图,5,、,Current sink,输出电路设计（,DC,耦合）,图,6,、,Current sink,的电平转换输出电路设计（,DC,耦合）,图5、Current sink输出电路设计（DC耦合）图6、,19,图,7,、,Current sink,的电平转换输出电路设计（,AC,耦合）,图7、Current sink的电平转换输出电路设计（AC耦,20,图,8,、,Current source,的电平转换输出电路设计（,DC,耦合）,图,9,、,Current source,的输出电路设计（,AC,耦合）,图8、Current source的电平转换输出电路设计（D,21,4,、时钟接口,DAC,的时钟接口有两种：,DAC_CLK,和,REF_CLK,。,DAC_CLK,一般接收较高的时钟，该时钟不采用内部锁相环可直接用于信号的数模转换，也可用于频率变换。该时钟一般为差分时钟。,REF_CLK,一般输入为一个低频参考，然后采用内部锁相环转换为所需要的各种类型时钟。该时钟可为单端,CMOS,，也可为差分形式。,5,、,SPI,接口,SPI,接口与,ADC,接口一样，是通用的标准接口。,4、时钟接口,22,五,DAC,指标,1,、,DAC,常用指标,DAC,的常用指标有：,SFDR,、,IMD,、,NSD,、,ACLR,、功耗。,2,、,SFDR,是指无杂散动态范围，该指标主要衡量主信号输出的谐波失真、杂散的功率。是信号的关键指标。,3,、,IMD,和,ACLR,分别衡量窄带和宽带信号经过,DAC,转换后的失真情况。,4,、,NSD,为噪声功率谱密度该指标主要衡量的是低噪的情况。,5,、功耗一般与芯片的使用功能和供电电压有关。,五 DAC指标1、DAC常用指标,23,六、,ADC,和,DAC,指标计算,1,、系统整体链路,图,10,、系统整体链路,六、ADC和DAC指标计算1、系统整体链路图10、系统整体链,24,2,、,ADC,和,DAC,的指标计算,中频信号功率计算,P=,噪声功率密度计算,NSD=P,-1,-10,*,log(fs/2)-SNR,ADC,与,DAC,的噪声计算,NF=P,-1,-10,*,log(fs/2)-SNR-(-174),2、ADC 和DAC的指标计算,25,3,、系统指标计算参考,3、系统指标计算参考,26,TIANK YOU!,TIANK YOU!,27,