Click to edit Master title style,Click to edit Master text styles,Second level,Third level,Fourth level,Fifth level,*,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,逻辑(lu j)电平匹配设计,第一页，共46页。,目 录,一、逻辑(lu j)电平简介,逻辑(lu j)电平都有哪些？,二、逻辑(lu j)电平匹配方法,为什么要进行逻辑(lu j)电平匹配及如何匹配？,第二页，共46页。,一、逻辑(lu j)电平简介,1.常用的逻辑电平(din pn)：,TTL、CMOS、LVTTL、LVCOMS、CML、ECL、PECL、LVPECL、LVDS、GTL、RS232、RS422等。,TTL和CMOS的逻辑电平(din pn)按典型电压可分为四类：5V系列、3.3V系列，2.5V系列和1.8V系列。5V TTL和5V CMOS逻辑电平(din pn)是通用的逻辑电平(din pn)。3.3V及以下的逻辑电平(din pn)被称为低电压逻辑电平(din pn)，常用的为LVTTL电平(din pn)。低电压的逻辑电平(din pn)还有2.5V和1.8V两种。,ECL/PECL/LVPECL、CML和LVDS是差分输入输出。,RS-422/485和RS-232是串口的接口标准，RS-422/485是差分输入输出，RS-232是单端输入输出。,第三页，共46页。,一、逻辑(lu j)电平简介,1：输入高电平（Vih）：保证逻辑门的输入为高电平时所允许的最小输入高电平，当输入电平高于Vih时，则认为输入电平为高电平。,2：输入低电平（Vil）：保证逻辑门的输入为低电平时所允许的最大输入低电平，当输入电平低于Vil时，则认为输入电平为低电平。,3：输出高电平（Voh）：保证逻辑门的输出为高电平时的输出电平的最小值，逻辑门的输出为高电平时的电平值都必须大于此Voh。,4：输出低电平（Vol）：保证逻辑门的输出为低电平时的输出电平的最大值，逻辑门的输出为低电平时的电平值都必须小于此Vol。,5：阀值电平(Vt)：数字电路芯片都存在一个阈值电平，就是电路刚刚勉强能翻转动作时的电平。它是一个界于Vil、Vih之间的电压值，对于CMOS电路的阈值电平，基本上是二分之一的电源电压值，但要保证稳定的输出，则必须要求输入高电平 Vih，输入低电平 Vih Vt Vil Vol。,第四页，共46页。,一、逻辑电平(din pn)简介,6：Ioh：逻辑门输出为高电平时的负载电流（为拉电流）。,7：Iol：逻辑门输出为低电平时的负载电流（为灌电流）。,8：Iih：逻辑门输入为高电平时的电流（为灌电流）。,9：Iil：逻辑门输入为低电平时的电流（为拉电流）。门电路输出极在集成单元内不接负载电阻而直接引出作为输出端，这种形式的门称为(chn wi)开路门。开路的TTL、CMOS、ECL门分别称为(chn wi)集电极开路（OC）、漏极开路（OD）、发射极开路（OE），使用时应审查是否接上拉电阻（OC、OD门）或下拉电阻（OE门），以及电阻阻值是否合适。对于集电极开路（OC）门，其上拉电阻阻值RL应满足下面条件：（1）：RL （VCCVol）/（Iolm*Iil）灌电流尽可能小 其中n：线与的开路门数；m：被驱动的输入端数。,第五页，共46页。,一、逻辑(lu j)电平简介,第六页，共46页。,二、逻辑电平(din pn)匹配方法,1.为什么要进行逻辑电平匹配?,TTL、CMOS、ECL等输入、输出电平标准不一致，同时采用上述多种器件互连时，为了使前级输出的逻辑0和1能被后级安全、可靠地识别，应考虑电平之间的转换问题。,另一方面各种器件所需的输入电流、输出驱动(q dn)电流不同，为了驱动(q dn)大电流器件、远距离传输、同时驱动(q dn)多个器件，都需要审查电流驱动(q dn)能力：输出电流应大于负载所需输入电流。,第七页，共46页。,一、逻辑(lu j)电平简介,2.进行逻辑电平匹配所要遵循的原则,1.电平关系，驱动器件的输出电压必须处在负载器件所要求的输入电压范围，包括高、低电压值。,2.驱动能力，驱动器件必须能对负载器件提供灌电流最大值。驱动器件必须对负载器件提供足够,大的拉电流。,3.时延特性，在高速信号进行逻辑电平转换时，会带来较大的延时，设计时一定要充分考虑其容,限。,4.选用电平转换逻辑芯片时应慎重考虑，反复对比。通常逻辑电平转换芯片为通用转换芯片，可,靠性高，设计方便，简化了电路，但对于具体的设计电路一定要考虑以上(yshng)三种情况，合理选用。,5.应保证合格的噪声容限（)，并且输出电压不超过输入电压允许范围。,6.对上升/下降时间的影响。应保证Tplh和Tphl满足电路时序关系的要求和EMC的要求。,7.对电压过冲的影响。过冲不应超出器件允许电压绝对最大值，否则有可能导致器件损坏。,其中条件1，属于门电路电压兼容性的问题，条件2属于扇出数的问题。,前级输出(shch)电压,后级输入电压,后级输入电压,前级输出电压,第八页，共46页。,二、逻辑(lu j)电平匹配方法,3.TTL、CMOS器件(qjin)互连的方法,第九页，共46页。,二、逻辑电平(din pn)匹配方法,数一般都使用LVTTL或3.3V逻辑电平标准（一般很少使用LVCMOS输入电平），输出电平参数在小电流负载时高低电平可分别接近电源电压和,地电平（类似LVCMOS输出电平），在大电流负载时输出电平参数则接近LVTTL电平参数，所以输出电平参数也可归入3.3V逻辑电平。,总之在下面讨论逻辑电平的互连时，对3.3V TTL/CMOS的逻辑电平，我们就指的,3.3V逻辑电平或LVTTL逻辑电平。,常用的TTL和CMOS逻辑电平分类有：5V TTL、5V CMOS、3.3V TTL/CMOS、3.3V/5VTol.、和OC/OD门。,其中：,3.3V/5V Tol.是指输入是3.3V逻辑电平，但可以忍受5V电压的信号输入。,3.3V TTL/CMOS逻辑电平表示不能输入5V信号的逻辑电平，否则会出问题。,（0.73.3V，工作于3.3V）（其实(qsh)是LVCMOS逻辑输入电平），而不是2.0V，因而与真正的3.3V器件互连时工作不太可靠，使用时要特别注,意，在设计时最好不要采用这类工作方式。,值得注意的是有些器件有单独的输入或输出电压管脚，此管脚接3.3V的电压时，器件的输入或输出逻辑电平为3.3V的逻辑电平信号，而,当它接5V电压时，输入或输出的逻辑电平为5V的逻辑电平信号，此时应该按该管脚上接的电压的值来确定输入和输出的逻辑电平属于哪种分类。,由此得到以下逻辑电平匹配表格：,第十页，共46页。,二、逻辑电平(din pn)匹配方法,第十一页，共46页。,二、逻辑(lu j)电平匹配方法,一般对于高逻辑电平驱动低逻辑电平的情况如简单处理可以通过串接101K欧的电阻来实现，具体阻值可以通过试验确定，如为可靠起见，可参考后面推荐的接法。从前一页表格可看出：,OC/OD输出加上拉电阻可以驱动所有逻辑电平,所以如果可编程逻辑器件有富裕的管脚，优先使用其OC/OD输出加上拉电阻实现逻辑电平转换；其次才用以下专门的逻辑器件转换。对于其他(qt)的不能直接互连的逻辑电平，可用下列逻辑器件进行处理：,TI的AHCT系列器件为5V TTL输入、5V CMOS输出。,TI的LVC/LVT系列器件为TTL/CMOS逻辑电平输入、3.3V TTL（LVTTL）输出，也可以用双轨器件替代。,注意：不是所有的LVC/LVT系列器件都能够运行5VTTL/CMOS输入，一般只有带后缀A的和LVCH/LVTH系列的可以，具体可以参考其器件手册。,第十二页，共46页。,二、逻辑电平(din pn)匹配方法,5V TTL门作驱动源,驱动3.3V TTL/CMOS 通过(tnggu)LVC/LVT系列器件（为TTL/CMOS逻辑电,平输入，LVTTL逻辑电平输出）进行转换。,驱动5V CMOS 上拉5V电阻，或使用AHCT系列器件（为5V,TTL输入、5VCMOS输出）进行转换。,3.3V TTL/CMOS门作驱动源,驱动5V CMOS 使用AHCT系列器件（为5V TTL输入、5V,CMOS输出）进行转换（3.3V TTL电平（,LVTTL）与5V TTL电平可以互连）。,5V CMOS门作驱动源,驱动3.3V TTL/CMOS 通过(tnggu)LVC/LVT器件（输入是TTL/CMOS逻辑电,平，输出是LVTTL逻辑电平）进行转换。,第十三页，共46页。,二、逻辑电平(din pn)匹配方法,2.5V CMOS逻辑电平的互连,随着芯片技术的发展，未来使用2.5V电压的芯片和逻辑器件也会越来越多，这里简单谈一下2.5V逻辑电平与其他电平的互连，主要是谈一下2.5V逻辑电平与3.3V逻辑电平的互连。（注意：对于某些芯片，由于采用了优化设计，它的2.5V管脚的逻辑电平可以和3.3V的逻辑电平互连，此时就不需要再进行逻辑电平的转换了。）,1)3.3V TTL/CMOS逻辑电平驱动2.5V CMOS逻辑电平,2.5V的逻辑器件有LV、LVC、AVC、ALVT、ALVC等系列(xli)，其中前面四种系列(xli)器件工作在2.5V时可以容忍3.3V的电平信号输入，而ALVC不行，所以可以使用LV、LVC、AVC、ALVT系列(xli)器件来进行3.3VTTL/CMOS逻辑电平到2.5V CMOS逻辑电平的转换。,2)2.5V CMOS逻辑电平驱动3.3V TTL/CMOS逻辑电平,2.5V CMOS逻辑电平的VOH为2.0V，而3.3VTTL/CMOS的逻辑电平的VIH也为2.0V，所以直接互连的话可能会出问题（除非3.3V的芯片本身的VIH参数明确降低了）。此时可以使用双轨器件SN74LVCC3245A来进行2.5V逻辑电平到3.3V逻辑电平的转换。,第十四页，共46页。,二、逻辑(lu j)电平匹配方法,4.差分(ch fn)器件互连的方法,CML、PECL 及LVDS 间的互相连接,接口内连接:CML CML PECL PECL LVDS LVDS,直流耦合情况,交流耦合情况,接口间连接:LVPECLCML LVPECLLVDS CML LVDS,直流耦合情况 直流耦合情况 直流耦合情况,交流耦合情况 交流耦合情况 交流耦合情况,CML LVPEL LVDSL VPECL LVDSCML,直流耦合情况 直流耦合情况 直流耦合情况,交流耦合情况 交流耦合情况 交流耦合情况,第十五页，共46页。,二、逻辑电平匹配(ppi)方法,1.CML 接口CML 是所有高速数据接口形式中最简单(jindn)的一种，它的输入与输出是匹配好的，,从而减少了外围器件，也更适合于在高的频段工作。它所提供的信号摆幅较小，,从而功耗更低。,表格(biog)2以MAX3831、MAX3832 为例列出了CML 器件的输入输出技术参数,第十六页，共46页。,二、逻辑电平匹配(ppi)方法,1.1.CML接口输出结构CML 接口的输出电路形式是一个差分对，该差分对的集电极电阻为50，如图3中所,示，输出信号的高低电平切换是靠共发射极差分对的开关控制的，差分对的发射极到,地的恒流源典型值为16mA，假定CML 输出负载为一50上拉电阻，则单端CML 输,出信号的摆幅为VccVcc-0.4V。在这种情况下，差分输出信号摆幅为800mV，共模,电压为Vcc-0.2V。若CML输出采用交流耦合至50负载，这时的直流阻抗(zkng)有集电极,电阻决定，为50，CML 输出共模电压变为Vcc-0.4V，差分信号摆幅仍为800mV。,在交流和直流