单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,组合逻辑电路中的竞争冒险,4.3,组合逻辑电路中的竞争与险象,组合逻辑电路中的竞争冒险4.3 组合逻辑电路中的竞争与险象,1,竞争冒险的概念及其原因,竞争：,输入信号经过不同的路径到达输出端的时间有先有后，这种现象称为竞争。,产生的原因：,信号经过门的级数、具体逻辑门的时延大小、导线的长短。,竞争会给电路带来什么样的影响？,竞争冒险的概念及其原因竞争：输入信号经过不同的路径到达输出端,2,1.,理想情况,输入与输出为稳定状态。（没有考虑信号通过导线和逻辑门的传输延迟时间）。,2.,实际情况,信号通过导线和门电路时，都存在时间延迟；,信号发生变化时也有一定的上升时间或下降时间。,3.,电路设计中要考虑的因素,尽量采用最简电路；,尽量采用相同规格的元器件，以免由于元器件性能差异产生错误；,电路设计应考虑导线延时、元器件处理延时和元器件级数等,竞争冒险的概念及其原因,1.理想情况竞争冒险的概念及其原因,3,如果电路中存在竞争现象，则当输入信号变化时就有可能引起输出信号出现非预期的错误输出，这种现象称为,险象或冒险,。,险象会使电路输出端产生短暂的不稳定，应当避免,竞争：,输入信号经不同路径到达输出的时间有先有后的现象称为竞争。,竞争是普遍存在的，不可避免的，有竞争不一定产生错误。,竞争分为：,临界竞争：导致错误输出的竞争。,非临界竞争：不产生错误输出的竞争。,如果电路中存在竞争现象，则当输入信号变化,4,在组合电路中，当输入信号的状态改变时，输出端可能会出现不正常的干扰信号，使电路产生错误的输出，这种现象称为竞争冒险。,产生竞争冒险的原因：主要是门电路的延迟时间产生的。,干扰信号,正尖峰冒险,负尖峰冒险,在组合电路中，当输入信号的状态改变时，输出端可能会出现不正常,5,分析下图电路的输出波形,A,F,1,1,结论：,1,、变量的变化会产生竞争；,2,、当元器件有延时时，输出可能会产生险象。,分析下图电路的输出波形AF11结论：1、变量的变化会产生竞,6,分析下图电路的输出波形（,B=C=1,，每个元器件处理,延时为,td,）,A,F,1,&,B,C,&,&,分析下图电路的输出波形（B=C=1，每个元器件处理AF1&B,7,结果分析：,本题实际分析产生输出,F,不是恒,1,（理论值应为恒,1,），可知，在,A,变化过程中（,1,0,），,F,产生了一个负尖峰脉冲，这就是险象，产生的根本原因是元器件处理延时以及输入变量的变化。,1,、当输入变量,A,出现跳变时，输入信号,A,经过多条通路到达输出,F,，其元器件级数不一样，从而产生竞争和冒险。,2,、从波形图中可以看出，输入,A,变化了两次，即,0,1,0，当A由,0,1时，经过分析，电路也存在竞争，但是没有险象，是一次非临界竞争；而A 由,1,0时，产生负尖峰脉冲，是一次临界竞争，产生险象。,结果分析：本题实际分析产生输出F不是恒1（理论值,8,3,、并不是有了竞争就有险象，在本例中，,A,变化了两次的过程中，只有一次有险象，而另一次没有险象。,4,、利用波形来分析和判断有无险象，比较麻烦，有无好的简单方法来判断电路有无险象呢？,5,、竞争和险象是针对具体电路的，虽然逻辑函数功能一样，不同电路会有不同的险象结果。,6,、险象对于电路产生结果是在输出端产生不应该有的短暂的尖峰脉冲，一旦延时时间经过，而恢复到正常状态。,3、并不是有了竞争就有险象，在本例中，A变化了两次的过程,9,冒险及分类,逻辑门因输入端的竞争而导致输出产生不应有的尖峰干扰脉冲（又称为过渡干扰脉冲）的现象。,静态险象：,输入变化输出不应变化的情况下，产生短暂错误输出的险象。,动态险象：,输入变化输出应变化的情况下，输出在变化过程中产生了短暂的错误输出的现象。,动态险象一般是由静态险象引起的，消除了静态险象也就消除了动态险象。,0,型险象：,错误输出信号为负脉冲的险象。,1,型险象：,错误输出信号为正脉冲的险象。,静态险象和动态险象均可分为,0,型险象和,1,型险象。,冒险及分类 逻辑门因输入端的竞争而导致输出产生不应有,10,险象的判断,判断组合逻辑电路中是否有可能产生险象的方法有两种，即,代数法,和,卡诺图法。,险象的判断判断组合逻辑电路中是否有可能产生险象的方法有两种，,11,代数法判断险象,首先检查函数表达式中是否存在具备竞争条件的变量，即是否有某个变量同时以原变量和反变量的形式在函数表达式中出现。,若有，则消去函数表达式的其他变量，再看函数表达式是否能化成或的形式，若能，则对应的逻辑电路存在产生险象的可能性。,代数法判断险象首先检查函数表达式中是否存在具备竞争条件的变量,12,例,1,判断函数表达式 对应的逻辑电路是否可能产生险象。,解：,由函数表达式可知，变量,A,和,C,具备竞争的条件，所以应对这两个变量进行分析。先考察变量,A,，将,B,和,C,的各个取值组合分别代入函数表达式，可得,可见,BC,11,时，变量,A,的变化可能使电路产生险象。,例1 判断函数表达式,13,Eg,：判断 是否可能出现冒险现象。,解：当,A=1,、,C=0,时，出现冒险现象。,当,B=0,、,C=1,时，出现冒险现象。,当,A=0,、,B=1,时，出现冒险现象。,可见，函数,Y,存在冒险现象,。,Eg,：试判别 是否存在冒险现象,。,说明：由于冒险出现的可能性很多，而且组合电路的冒险现象只是可能产生，而不是一定产生，更何况非临界冒险是允许的。因此，实用的判别冒险的方法是测试。可以认为只有实验的结果才是最终的结论。,解：当,A=0,、,C=0,时，因此存在冒险现象。,Eg：判断 是否可能出现冒险现象,14,卡诺图法判断险象,首先画出函数的卡诺图，并画出和函数表达式中各“与”项对应的卡诺圈。,然后观察卡诺图，若发现某两个卡诺圈存在“相切”关系，即两个卡诺圈之间存在不被同一个卡诺圈包含的相邻最小项，则该电路可能产生险象。,卡诺图法判断险象首先画出函数的卡诺图，并画出和函数表达式中各,15,例,2,判断函数 对应的逻辑电路是否可能产生险象。,例2 判断函数,16,三、冒险现象的消除,1.,利用冗余项,如图所示卡诺图，只要在两圈相切处增加一个圈（冗余），就能消除冒险。由此得函数表达式为,三、冒险现象的消除1.利用冗余项如图所示卡诺图，只要在两圈,17,有圈相切，则有竞争冒险,增加冗余项，,消除竞争冒险,有圈相切，则有竞争冒险增加冗余项，,18,三、冒险现象的消除,.,增加惯性延时环节,在输出端加小电容,C,可以消除毛刺如图,3-58,所示。但是输出波形的前后沿将变坏,在对波形要求较严格时，应再加整形电路。,三、冒险现象的消除.增加惯性延时环节 在输出端加小,19,.,选通法,三、冒险现象的消除,1.,利用冗余项,.,吸收法,电路稳定后加入取样脉冲，在取样脉冲作用期间输出的信号才有效，可以避免毛刺影响输出波形。,加取样脉冲原则：,“,或,”,门及,“,或非,”,门,加负取样脉冲,“,与,”,门及,“,与非,”,门加,正取样脉冲,.选通法三、冒险现象的消除1.利用冗余项 ,20,利用冗余项：,只能消除逻辑冒险，而不能消除功能冒险；适用范围有限,三种方法比较：,选通法：,加取样脉冲对逻辑冒险及功能冒险都有效。目前大多数中规模集成模块都设有使能端，可以将取样信号作用于该端，待电路稳定后才使输出有效。,增加惯性延时环节法：,加滤波电容使输出信号变坏，引起波形的上升、下降时间变长，不宜在中间级使用。实验调试阶段采用的应急措施；,利用冗余项：只能消除逻辑冒险，而不能消除功能冒险；适用范围有,21,消除冒险现象的方法,1.,修改逻辑设计,2.,接入滤波电容,由于尖峰干扰脉冲的宽度一般都很窄，在可能产生尖峰干扰脉冲的门电路输出端与地之间接入一个容量为几十皮法的电容就可吸收掉尖峰干扰脉冲。,3.,加选通脉冲,对输出可能产生尖峰干扰脉冲的门电路增加一个接选通信号的输入端，只有在输入信号转换完成并稳定后，才引入选通脉冲将它打开，此时才允许有输出。在转换过程中，由于没有加选通脉冲，因此，输出不会出现尖峰干扰脉冲。,4.,加封锁脉冲,在输入信号产生竞争冒险的时间内，引入一个脉冲将可能产生尖峰干扰脉冲的门封锁住。封锁脉冲应在输入信号转换前到来，转换结束后消失。,消除冒险现象的方法1.修改逻辑设计,22,分析下面电路有无险象，若有是何种险象，如何消除？,A,D,C,D,1,1,&,&,&,1,F,分析下面电路有无险象，若有是何种险象，如何消除？ADCD11,23,