单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,EMC theory and application,第9章 时钟电路、布线和端接,有两种基本的拓扑类型。,PCB内形成的传输线,第9章 时钟电路、布线和端接有两种基本的拓扑类型。PCB内形,1,不同的逻辑族器件具有不同的源特性阻抗，如果在PCB板中布置了传输线，那么就必须匹配此电路逻辑族器件的源和负载阻抗,在布线前必须确定最佳的布线宽度和布线到最近的参考平面的距离,通常计算传输线阻抗的近似公式由于制造过程中制造公差的影响而变得不十分精确,成形后线条的顶部宽度,带宽,芯层材料,铜厚,图 蚀刻成形后的线条的宽度尺度,不同的逻辑族器件具有不同的源特性阻抗，如果在PCB板中布置了,2,影响传输线阻抗计算精度的因素,一阶因素：线宽、线条距离参考平面的高度（介质厚度）、介电常数,二阶因素：,回路长度：,传输线越长，电感值就越大,印制线厚度：,当使用1/2到1oz铜线时，印制线厚度变化对线条阻抗的影响约为2,/mil,侧壁形状:,侧壁尺寸的变化导致线条阻抗的变化小于1%,阻焊层覆盖范围：,使用标准厚度的阻焊层，可以看到线条阻抗变化的灵敏度为3,/mil，当确定了阻焊层后就可以通过这一数值来修正微带线的线条阻抗值,同一个部件中混合使用的不同介质,：,如果要确定混合使用不同介质板对整个阻抗的影响，就需要用场的计算方法,影响传输线阻抗计算精度的因素,3,拓扑结构,微带线拓扑,对于15W25mil有效,对于5W15mil有效,W,H,T,介质材料,拓扑结构微带线拓扑对于15W25mil有效对于5W1,4,注意：,当W和H的比值小于等于0.6时，式（1）的典型精度为,5%；当W和H的比值在0.62.0之间时，精度下降到20%,在测试和计算线条阻抗时，印制线的宽度应在印制线厚度方向的中间位置测量,对于不同的制造过程，刻蚀后最终的线条宽度会与图中标定的不同，印制线上部的一些铜会被刻蚀掉，这就使得上部的宽度小于希望得到的值，将线条顶部和底部的宽度取平均，能得到更典型的精确的阻抗数值,印制线厚度导致阻抗幅值的改变很小，因此在1GHz以下的实际设计中完全可以忽略印制线厚度的因素,信号沿微带线传输存在延时，该延时仅仅与介质材料的有效介电常数相关,注意：,5,埋入式微带线拓扑,W,H,T,介质材料2,介质材料1,B,埋入式微带线与非埋入式微带线具有相同的导体几何结构，有效相对介电常数会增大,一般埋入式微带线的等式与微带线公式相比除了修正介电常数外，其余都相同,埋入式微带线拓扑WHT介质材料2介质材料1B埋入式微带线与非,6,时钟电路、布线和端接课件,7,单带状线拓扑,W,H,T,介质材料,B,H,上式可以用来对最佳高度、宽度和印制线厚度值进行变量值选择，对于实际的电路板结构，阻抗计算值会因为制造公差的原因与实际值有,5%左右的差异,W/(H-T)0.35，T/H0.25,单带状线拓扑WHT介质材料BH上式可以用来对最佳高度、宽度和,8,双带状线或非对称带状线拓扑,W,T,介质材料,B,H,D,这种拓扑结构会增强布线层和参考平面间的耦合,双带状线或非对称带状线拓扑WT介质材料BHD这种拓扑结构会增,9,差分微带线和带状线拓扑,介质材料,H,W,D,T,微带线的设置,介质材料,W,D,B,H,H,T,带状线的设置,差分微带线和带状线拓扑介质材料HWDT微带线的设置介质材料W,10,差模阻抗Z,diff,的计算,：通常只有线条宽度W是可以变化的，以便确定最佳的Z,diff,值，两条印制线间的距离D却不应调整，这是因为D的取值应为制造过程中所能达到的最小线间距。,微带线,带状线,差模阻抗Zdiff的计算：通常只有线条宽度W是可以变化的，以,11,要采用差分对布线，主要有以下五个原因：,为匹配外部平衡的差分传输线，此时与线间耦合无关,为避免地电位反弹,为减小EMI，因为磁通在紧邻的两条线上沿相反的方向传输，所以印制线上的磁通是相互抵消的，结果就减小了辐射,为减小本地串扰,改善PCB布线的效率，如果采用紧密的差分布线，需注意两点：,必须计算出新的印制线宽度来补偿由于信号线相互接近而导致的差模阻抗的下降,一旦信号线是差分对时，就不应将它们分离,要采用差分对布线，主要有以下五个原因：,12,除受到空间强烈制约的情况，首选的布线方法还是并排模式（同层耦合）,并排布线结构,同层耦合,上下布线的带状线结构,层间耦合,上下布线的微带线结构,层间耦合,注意：对于“上下布线模式、微带线结构”上面的印制线宽度必须是下面印制线宽度的三倍，这主要有两个原因：,实现两条线间磁通相互抵消的最佳情况；,并且对于离参考平面距离不同的两条印制线，这种结构使得两者阻抗相同,除受到空间强烈制约的情况，首选的布线方法还是并排模式（同层耦,13,电磁波的传播速度取决于周围介质的电特性，在介质材料中传播速度会比空气或真空中低，传播速度和有效介电常数的关系为：,传输延时同样也是每单位长度线路的电容量的函数，而电容量又是介电常数、线宽和线条到参考平面间介质厚度的函数,拓扑,传播速度,微带线,1.68ns/ft(140ps/in),埋入式微带线、单带状线、双带状线,2.11ns/ft(176ps/in),表 不同拓扑结构的传播速度,因为传输线完全被包围在介质中，所以埋入式微带线、单带状线和双带状线都具有相同的传输延时，微带线形成的传输线的一半在介质中，而另一半在空气中，因此，电磁场在微带传输线中传输速度较快,传输延时和介电常数,电磁波的传播速度取决于周围介质的电特性，在介质材料中传播速度,14,当电路中使用数字元件时，元件的每个输入管脚都有特定的输入电容值，实际上，多个元件的这种电容的总和就变得比较大，通常这种情况就当作容性负载。,当额外的器件连接在布线网络上时，输出容性负载同样也会降低线条的阻抗值。,没有负载时的传输延时定义为t,pd,。,如果在传输线上有负载（包括所有负载的电容加到一起），那么传输延时为：,上式意味着信号到达负载的时间会比没有负载的晚,信号线的容性负载,当电路中使用数字元件时，元件的每个输入管脚都有特定的输入电容,15,例如：假设5个CMOS元件连接在信号线上，每个元件具有10pF的输入电容（总C,d,=50pF），在环氧树脂印制板中，25mil印制线的特性阻抗Z,0,=50,（t,r,=1.65ns/ft），传输线的特性电容为C,0,=35pF，此时发送信号的修正传输延时为：,此传输线的特性阻抗由于门限负载的影响而变化为：,可见，在50pF电容连接到传输线上后，阻抗从50,下降为32，这种低阻抗会产生一些严重的功能性问题。,例如：假设5个CMOS元件连接在信号线上，每个元件具有10p,16,在PCB上，时钟电路应位于接近地管脚（到芯片地）的位置，而不是在周围或接近I/O区域。,如果传输线连接到子板、扁平电缆或远离主PCB板的周边设备上时，此传输线就必须在连接处或边界处直接端接。,晶振必须直接安装在PCB上，严禁使用插座，插座会在传输线上增加额外的引线电感。,只有与时钟相关的印制线或频率生成电路可以放置在隔离开的时钟生成区域内，不允许有其他的线条在相邻的信号布线层“靠近或在时钟电路下面穿过”时钟电路区域。,元件布局,在PCB上，时钟电路应位于接近地管脚（到芯片地）的位置，而不,17,如果可能，围绕整个时钟电路区域可以采用法拉第笼屏蔽体，另外应使用地线包围这个区域。,布线过程中布置使用时钟或周期信号的PCB元件时，要求这些元件都要放置在时钟电路附近，这样，时钟或周期信号就可以采用具有最小长度和过孔数量的最接近直线的布线结构。,任何位于I/O元件5cm以内的周期信号或时钟的电路，其信号的边沿速率都不应小于10ns，这是因为多数的I/O电路（串口、并口、音频等），与其他功能电路区域相比，速率通常都较慢。,如果可能，围绕整个时钟电路区域可以采用法拉第笼屏蔽体，另外应,18,在元件布局过程中，设计者需要能判断PCB上的印制线是否是电气长的,如果一条传输线是电气长的，那么就要考虑信号完整性和EMI问题,电气长线条的定义：一条传输线的物理长度足够长，以至于从源到负载传播的电磁波和它通过回路回到源的过程在下一个边沿转换之后还在进行,使用FR-4材料时，在传输线中典型的信号传播速度为光速的60%，未端接的线条的最大允许长度可按下式计算，这样可确定是否需要对传输线进行端接。,t,r,是边沿速率，t,pd,是传播延时，l,max,是最大布线长度,线条长度的计算（电气长的印制线条）,在元件布局过程中，设计者需要能判断PCB上的印制线是否是电气,19,时钟电路、布线和端接课件,20,通过下面的例子，可以看到如何使用特性阻抗、传播延时和容性负载来判断信号线是否需要端接,在5in长微带线上使用一个5ns边沿速率的器件，六个负载（元件）分布在整个线条上，每个器件的输入电容为6pF，这个线条需要端接吗？,几何尺寸：印制线宽度W=0.010in；位于参考平面上的高度H=0.012in；印制线厚度T=0.002in；介电常数,r,=4.6。,A.计算特性阻抗和传播延时,B.分析容性负载,计算分布电容C,d,，（总输入电容除以长度）,通过下面的例子，可以看到如何使用特性阻抗、传播延时和容性负载,21,计算印制线的自身电容,计算从源驱动器开始的单向路径的传播延时,C.进行传输线分析,如果,那么在边沿转换时间内的抖动和反射都被屏蔽掉了，对于这种情况有：,上式给出的元件的边沿速率为5ns，并且传播延时为2.9ns，此时不需要端接。对此例，传播延时为4.35ns，因此仍不需要端接,计算印制线的自身电容计算从源驱动器开始的单向路径的传播延时C,22,布线,单端传输线,为便于布线，有时设计者采用级链串行方式布线,此时除非相对于传播长度和信号边沿转换时间来讲负载间的距离很小，否则就需要考虑信号完整相关的因素。,这种布线也会影响信号质量和故障点处的EMI能量谱分布。,振荡器,缓,冲,器,ASIC,I/O控制器,高速缓冲存储器,R,布线单端传输线此时除非相对于传播长度和信号边沿转换时间来讲负,23,因此对于共用的单个驱动源的快边沿转换速率的信号，电路网络要优先于级链串行方式布线而选用射线状连线（从驱动源到多个负载同时提供多个点到点的连线）,振荡器,缓,冲,器,ASIC,I/O控制器,高速缓冲存储器,R,R,R,R,因此对于共用的单个驱动源的快边沿转换速率的信号，电路网络要优,24,如果必须使用一条电气长的信号线布线，那么这条印制线就必须适当端接,振荡器,缓,冲,器,ASIC,I/O控制器,高速缓冲存储器,R,R1,R2,C,GND,+,V,如果必须使用一条电气长的信号线布线，那么这条印制线就必须适当,25,信号线差分对,对于单端信号线，如果不同地电位的偏移量太大，会导致不能正常工作，所以在这种情况下，可以使用信号线差分对在两个系统间（机箱到机箱、机箱到外设）发送逻辑信号，此时，驱动器和接收器应分别采用浮地设计,+,-,+,-,+,V,+,V,Z,0,Z,0,Z,t,=2Z,0,每条印制线按独立的传输线布线,在制造能达到的范围内匹配两条印制线的长度,端接电阻中部到虚地的连线没有表示出,信号线差分对对于单端信号线，如果不同地电位的偏移量太大，会导,26,信号线差分对的优点是降低EMI,使用信号线差分对的目的在理论上是能从驱动器发送两个纯净的信号到接收器，而不必考虑它们如何布线,某些逻辑系列需要在信号差分对间保持特殊的差模阻抗,对于多数应用的情况，差分信号线的布线并不需要严格的控制,好的差分信号线布线设计要求在两条印制线间适当端接差模阻抗，并且这两条传输线也必须长度相等，以达到所使用的逻辑系列的时间公差在所允许的时间之内,信号线差分对的优点是降低EMI,27,在不同布线层布置差分信号线会出现四个相关联的问题,（1）,阻抗控制,：当线条跳层时，传输线就出现了阻抗不连续,（2）,回路电流和层间跨越,：尤其对于具体的结构，由于回路电流产生的磁通相互抵消的情况并不是最佳的,（3）,传播速度,：