单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,第八章 数字基本部件,第八章 数字基本部件,第一节触发器,图8-1与非型基本RS触发器,a)逻辑电路b)逻辑符号,一、基本RS触发器,该触发器的工作原理如下：,1),当,R=0,、,S=1,时，因,G1,门有,0,输入，则其输出端,=1,；,G2,门为全,1,输入，其输出端,Q=0,，此时触发器被置“,0”,。,2),当,R=1,、,S=0,时，,G2,门有,0,输入，其输出端,Q=1,，,G1,门为全,1,输入，其输出端,=0,，此时触发器被置“,1”,。,第一节触发器图8-1与非型基本RS触发器a)逻辑电,3)当R=1、S=1时，设触发器初始状态为“1”态，此时G1门全1输入，=0；G2门因有0输入而使Q=1，触发器仍为“1”态；如设触发器初始状态为“0”态，则此时G2门全1输入，Q=0；G1门因有0输入，使=1，触发器仍为“0”态。,4)当R=0、S=0时，G1、G2两门均有0输入，使Q=1、=1，这就破坏了触发器的逻辑关系，在R、S信号撤除后，触发器的状态很难确定。,第一节触发器,表8-1基本RS触发器状态表,3)当R=1、S=1时，设触发器初始状态为“1”态，此时G1,图8-2主从JK触发器,a)逻辑电路b)逻辑符号,第一节触发器,二、主从JK触发器,图8-2主从JK触发器a)逻辑电路b)逻辑符号第一节,主从,JK,触发器的工作原理如下：,1)J=1、K=0设触发器初始状态Q=1，=0，D7、D8两门因均有0输入而被封锁。,2)J=0、K=1设触发器初始状态为Q=0，=1，D7、D8两门均被封锁，主触发器的状态在CP到来后保持原来的状态不变。,3)J=K=0D7、D8两门同时被封锁，触发器的状态保持不变。,4)J=K=1设触发器初始状态为Q=1、=0，在CP=1时，D7门全1输入，则输出0；D8门因有0输入而输出1，由表8-1可知，主触发器状态为“0”，在CP下降沿到来后，从触发器随之被置“0”。,第一节触发器,表8-2主从JK触发器状态表,主从JK触发器的工作原理如下：第一节触发器表8-2主,三、D触发器,(1)CP=0时由于CP=0，门D3、D4被封锁，D3、D4门都输出高电平，使D1、D2组成的基本R-S触发器保持原状态。,(2)CP上升沿到来时,1)当D=0时，Q5=1、Q6=0，则Q3=0、Q4=1，触发器置“0”。,第一节触发器,图8-3D触发器,a)逻辑电路b)逻辑符号,三、D触发器(1)CP=0时由于CP=0，门D3、D4被,2)当D=1时，Q5=0，D3、D6门被封锁，Q3=1、Q6=1，此时Q4=0，触发器置“1”。,表8-3D触发器状态表,第一节触发器,2)当D=1时，Q5=0，D3、D6门被封锁，Q3=1、Q6,1.二进制加法计数器,2.二进制减法计数器,3.十进制计数器,第二节计数器和寄存器,1.二进制加法计数器2.二进制减法计数器3.十进制计数器,1.二进制加法计数器,图8-4三位二进制加法计数器,第二节计数器和寄存器,一、计数器,1.二进制加法计数器图8-4三位二进制加法计数器第二,图8-5三位二进制减法计数器时序图,第二节计数器和寄存器,图8-5三位二进制减法计数器时序图第二节计数器和寄存器,2.二进制减法计数器,图8-6三位二进制减法计数器,第二节计数器和寄存器,2.二进制减法计数器图8-6三位二进制减法计数器,表8-4二进制减法计数器状态表,第二节计数器和寄存器,表8-4二进制减法计数器状态表第二节计数器和寄存器,3.十进制计数器,图8-78421BCD码十进制计数器逻辑图,第二节计数器和寄存器,3.十进制计数器图8-78421BCD码十进制计数,1.基本寄存器,图8-8数码寄存器逻辑图,第二节计数器和寄存器,二、寄存器,1.基本寄存器图8-8数码寄存器逻辑图第二节计数,图8-9由基本RS触发器组成的数码寄存器,第二节计数器和寄存器,图8-9由基本RS触发器组成的数码寄存器第二节计数器和寄,2.移位寄存器,(1)单向移位寄存器图8-10所示是由D触发器组成的四位右移寄存器的逻辑图。,图8-10四位右移寄存器,第二节计数器和寄存器,2.移位寄存器(1)单向移位寄存器图8-10所示是由D触,表8-5四位右移寄存器状态变化表,图8-11四位左移寄存器,第二节计数器和寄存器,表8-5四位右移寄存器状态变化表图8-11四位左移寄存器,图8-12并行输入-串行输出右移寄存器,第二节计数器和寄存器,表8-6并行输入-串行输出移位寄存器状态表,图8-12并行输入-串行输出右移寄存器第二节计数器和寄存,(2)双向移位寄存器图8-13所示为由D触发器构成的四位双向移位寄存器的逻辑图。,第二节计数器和寄存器,图8-13双向移位寄存器,(2)双向移位寄存器图8-13所示为由D触发器构成的四位双,一、显示器,1.半导体发光数码管,第三节常用组合逻辑器件,图8-14数码管外,形及管脚排列,一、显示器1.半导体发光数码管第三节常用组合逻辑器,2.液晶数码显示器,图8-15液晶数码显示器,a)结构b)正面电极c)反面电极,第三节常用组合逻辑器件,2.液晶数码显示器图8-15液晶数码显示器a),1.二进制译码器,(1)七段显示数码原理在数字电路技术中，可以利用数码管显示09十个数码，采用七段显示方式，如图8-16a所示。,图8-16七段显示器,a)七段显示方式b)数码6的显示c)段组合及数码,第三节常用组合逻辑器件,二、译码器,1.二进制译码器(1)七段显示数码原理在数字电路技术中,表8-709数码编码表,第三节常用组合逻辑器件,图8-17三位译码器框图,(2)二进制译码器工作原理二进制译码器是将具有特定含意的一组二进制代码，按其原意翻译成对应输出信号的逻辑电路。,表8-709数码编码表第三节常用组合逻辑器件图8-17,表8-8三位译码器状态表,第三节常用组合逻辑器件,图8-18二进制三位译码器逻辑电路,表8-8三位译码器状态表第三节常用组合逻辑器件图8-18,图8-19五位二进制代码分级译码框图,第三节常用组合逻辑器件,图8-19五位二进制代码分级译码框图第三节常用组合逻辑器,()8421码译码器的设计将二-十进制代码翻译成十进制数信号的逻辑电路称为二-十进制译码器。,表8-98421码译码器状态表,第三节常用组合逻辑器件,()8421码译码器的设计将二-十进制代码翻译成十进制数,图8-208421码译码器逻辑电路,第三节常用组合逻辑器件,(2)8421码译码器的应用七段字形译码器分段式数码管要求,译码器能直接将BCD码翻译成显示器所需要的七位二进制代码。,图8-208421码译码器逻辑电路第三节常用组合逻辑器件,表8-108421码和七段显示输出状态表,第三节常用组合逻辑器件,表8-108421码和七段显示输出状态表第三节常用组合逻,图8-21七段显示输入-输出状态的卡诺图,第三节常用组合逻辑器件,图8-21七段显示输入-输出状态的卡诺图第三节常用组合逻,图8-22七段译码器逻辑电路,第三节常用组合逻辑器件,图8-22七段译码器逻辑电路第三节常用组合逻辑器件,2.为什么说触发器是组成计数器和触发器的基本单元?,3.简述基本RS触发器、主从JK触发器和D触发器的工作原理。,4.简述二进制、十进制计数器的计数原理。,5.简述基本寄存器、移位寄存器的移位原理。,6.简述半导体发光数码管与液晶数码显示器的工作原理。,7.简述二进制、二-十进制译码器的工作原理。,第三节常用组合逻辑器件,1.数字电路有哪些基本部件?,复习思考题,2.为什么说触发器是组成计数器和触发器的基本单元?3.简述,