Click to edit Master title style,Click to edit Master text styles,Second level,Third level,Fourth level,Fifth level,*,*,单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,*,*,EDA,技术实用教程,第 2 章,EDA设计流程及其工具,2.1,设计流程,K,图,2-1,应用于,FPGA/CPLD,的,EDA,开发流程,2.1,设计流程,K,X,康芯科技,2.1.1,设计输入,(,原理图,HDL,文本编辑,),1.,图形输入,状态图输入,波形图输入,原理图输入,在,EDA,软件的图形编辑界面上绘制能完成特定功能的电路原理图,2.HDL,文本输入,将使用了某种,硬,硬件描述语言,(HDL),的电路设计文,本,本，,如,VHDL,或,Verilog,的源程序，进,行,行编辑输入。,2.1,设计流程,K,X,康芯科技,2.1.2,综合,整个综合过程,2.1.3,适配,将由综合器产,生,生的网表文件,配,配置于指定的,目,目标器件中，,使,使之产生最终,的,的下载文件，,如,如JEDEC,、,、Jam格式,的,的文件。,2.1,设计流程,K,X,康芯科技,2.1.4,时序仿真与功,能,能仿真,时序仿真,接近真实器件运行特性的仿真,功能仿真,直接对VHDL、原理图描述或其他描述形式的逻辑功能进行测试模拟,2.1.5,编程下载,2.1.6,硬件测试,2.2 ASIC,及其设计流程,K,X,康芯科技,ASIC(Application Specific IntegratedCircuits,，专用集成电,路,路,),图,2-2 ASIC,分类,2.2 ASIC,及其设计流程,K,X,康芯科技,2.2.1ASIC,设计方法,图,2-3 ASIC,实现方法,K,X,康芯科技,2.2.2,一般,ASIC,设计的流程,2.2.2,一般,ASIC,设计的流程,2.2.2,2.2.2,一般,ASIC,设计的流程,2.2.2,一般,ASIC,设计的流程,2.2.2,一般,ASIC,设计的流程,2.2.2,一般,ASIC,设计的流程,2.2.2,一般,ASIC,设计的流程,2.2.2,一般,ASIC,设计的流程,2.2.2,一般,ASIC,设计的流程,2.2.2,一般,ASIC,设计的流程,2.2.2,一般,ASIC,设计的流程,2.2.2,一般,ASIC,设计的流程,图,2-4ASIC,设计流程,2.3,常用,EDA,工具,K,X,康芯科技,2.3.1,设计输入编辑,器,器,2.3.2 HDL,综合器,FPGA Compiler II,、,DC-FPGA,综合器、,Synplify Pro,综合器、,LeonardoSpectrum,综合器和,Precision RTL Synthesis,综合器,2.3.3,仿真器,VHDL,仿真器,Verilog,仿真器,Mixed HDL,仿真器,其他,HDL,仿真器,2.3.4,适配器,2.3.5,下载器,2.4QuartusII,简介,K,X,康芯科技,图,1-9 Quartus II,设计流程,2.5IP,核简介,K,X,康芯科技,IP (Intellectual Property),软,IP,固,IP,硬,IP,习 题,K,X,康芯科技,1-1,叙述,EDA,的,FPGA/CPLD,设计流程。,1-2,IP,是什么？,IP,与,EDA,技术的关系,是,是什么？,1-3,叙述,ASIC,的设计方法,1-4,FPGA/CPLD,在,ASIC,设计中有什么用处？,1-5,简述在基于,FPGA/CPLD,的,EDA,设计流程中所涉及的,EDA,工具，及其在整个流程中的作用。,演讲完毕，,谢,谢谢观看！,