单击此处编辑母版标题样式,单击此处编辑母版文本样式,第二级,第三级,第四级,第五级,第六章 存储系统,第六章 存储系统,第一节 存储器概述,一、存储系统：,由多种不同工艺的存储器组成,二、存储器分类：,1,、按存储介质：半导体、磁介质、光介质等。,2,、按信息的可保存性：易失性、非易失性,3,、按存取方式：,RAM,、,ROM,、,SAM,、,DAM,4,、按在计算机系统中的功能：,主存储器、辅助存储器、,Cache,存储器和控制存储器,第一节 存储器概述,三、存储器的主要技术指标：,容量、速度、位价格,四、存储系统的分层结构：,CPU,寄存器,cache,主存,辅助存储器,脱机大容量存储器,第二节 随机存取存储器和只读存储器,1,、静态,RAM,芯片,(SRAM),（,1,）静态,MOS,存储单元电路举例,一、,RAM,芯片,所用器件主要有双极型和,MOS,型两类，可分为,SRAM,芯片和,DRAM,芯片两种。,SRAM,特点：存取速度快、集成度低、功耗大,DRAM,特点：存取速度较,SRAM,慢、集成度高、功耗小,定义：,T,1,导通、,T,2,截止，,存“,0”,T,2,导通、,T,1,截止，,存“,1,”,保持状态：,行选择线,X,i,低，,T,5,、,T,6,管截止,U,V,工作状态：,写,“,1”,操作：,行选择线,X,i,加高电平，位线 加高电平，使,T,1,截止、,T,2,导通（,“,1”,状态）,写,“,0,”,操作：,行选择线,X,i,加高电平，位线 加低电平，使,T,2,截止、,T,1,导通（,“,0,”,状态）,读操作：行选择线,X,i,加高电平,U,V,若原存“,1”:T,2,导通,电流从,B,线,T,6,T,2,，读“,1”,线有电流,若原存“,0”:T,1,导通,电流从 线,T,5,T,1,，读“,0”,线有电流,读结束,:,行选择线,X,i,加低电平,（,2,）,SRAM,存储芯片举例（,Intel 2114,）,内部结构,(1K*4,位,),每个位平面,1024,单元（,64,行*,16,列）,A1,A2,A3,A4,A5,A6,行地址译码,B B,数,据,输,入,数,据,输,出,列,I/O,电路,列地址译码,6464,=4096,(1,K,4),I/O1,I/O2,I/O3,I/O4,A0 A1 A2 A9,y0,y15,cs,we,内部结构,（,2,）,SRAM,存储芯片举例（,Intel 2114,）,输入：片选,CS,、,写命令,WE,均为低（电平），打开 输入三态门，数据总线,M,。,输出：片选,CS,低、写命令,WE,为高（电平），打开 输出三态门，,M,数据总线,。,引脚,18 17 16 15 14 13 12 11 10,1 2 3 4 5 6 7 8 9,2114,（,1K,4,）,A,6,A,5,A,4,A,3,A,0,A,1,A,2,CS,GND,V,CC,A,7,A,8,A,9,I/O,1,I/O,2,I/O,3,I/O,4,WE,（,2,）,SRAM,存储芯片举例（,Intel 2114,）,（,1,）单管,MOS,动态存储单元电路,定义：,C,有电荷，存“,1”C,无电荷，存“,0”,保持状态：,字线及位线均为低电平。,2,、动态,RAM,芯片（,DRAM,）,字线,Z,位线,W,T,C,C1,工作状态：,写操作：,字线,Z,加高电平,写,“,1”,：位线,W,加高电平，经,T,对,C,充电（,V,1,）,写,“,0,”,：位线,W,加低电平，电容,C,经,T,放电（,V,0,）,写结束：字线,Z,、位线,W,加低电平。,读操作：,先对位线,W,预充电，使其分布电容,C1,充电至,Vm,=,（,V,1,+,V,0,）,/2,，然后字线,Z,加高电平。,若原存,“,1”,：,C,经,T,向位线,W,放电，使,W,电平上升；,若原存,“,0,”,：则,W,经,T,向,C,充电，使,W,电平下降。,为破坏性读出，需立即重写。,2,、动态,RAM,芯片（,DRAM,）,内部结构,（,2,）,DRAM,芯片举例,Intel 2116(16k*1,位,),引脚及功能,16,脚封装,（,2,）,DRAM,芯片举例,Intel 2116(16k*1,位,),地址,7,位：,A,6,A,0,（行列地址，分时复用）,RAS,行选，,CAS,列选（低电平将,A,6,A,0,作为行或列地址锁存）,Din,数据输入，,Dout,数据输出，,WE,写使能,16 15 14 13 12 11 10 9,1 2 3 4 5 6 7 8,2116,（,16K,1,）,NC D,IN,WE RAS A0 A2 A1 VDD,Vss,CAS,D,OUT,A6 A3 A4 A5 NC,（,3,）动态存储器的刷新,每隔,2ms,周期对存储体中全部的存储电容充电,以补充所消失的电荷,维持原存信息不变,这个过程被称为“刷新”,(,按行刷新,),。,最大刷新周期,:,全部刷新一遍所允许的最大时间间隔。,优点：读写操作不受刷新工作影响，系统存取速度比较快。,缺点：集中刷新期间必须停止读写，形成一段死区。,集中刷新方式,在,2ms,最大刷新周期内,集中对每一行进行刷新。,（,3,）动态存储器的刷新,0,1,2,3967,读,/,写操作,3999,刷新操作,刷新周期,2ms,分散刷新方式,将存储周期分为两段,前段读,/,写,/,保持,后段刷新。,优点：没有长的死区,缺点：存取速度降低，降低整机的速度。,刷新过于频繁,（,3,）动态存储器的刷新,读写,刷新,周期,0,刷新周期,2ms,读写,刷新,周期,1,读写,刷新,周期,1999,优点：兼有前面两种的优点,对主存利用率和工作速度影响小。,控制上稍复杂。,异步刷新方式,按芯片行数决定所需的刷新周期数,并分散安排在最大刷新周期,2ms,中。,（,3,）动态存储器的刷新,读写,62s,刷新周期,2ms,刷新,读写,刷新,0.5s,62.5s,读写,刷新,62.5s,3,、主存容量的扩展,（,1,）位扩展,用,1M*1,位的存储芯片，组成,1M*8,位（,1MB,）,的主存,采用数据线相拼接，共用一个片选信号,（,2,）字扩展,高位地址译码产生若干不同片选信号，按各芯片在存储空间分配中所占的编址范围，分送给芯片。低位地址线直接送往各芯片,选片内某单元。,用,8K*1,位的存储芯片，组成,8k*8,位的主存,3,、主存容量的扩展,用,16K*8,位的存储芯片，组成,64k*8,位的主存,3,、主存容量的扩展,例,1:,半导体存储器总容量,4k*8,位,其中固化区,2KB,选用,EPROM,芯片,2716(2K*8/,片,),工作区,2KB,选用,SRAM,芯片,2114(1K*4/,片,),地址总线,A,15,A,0,，,双向数据总线,D,7,D,0,（,1,）芯片选取与存储,空间分配,共需,:2716:1,片,2114:4,片,存储空间分配,:,0000,07FF,2K*8,0800,0BFF,1K,*4,1K,*4,0C00,0FFF,1K,*4,1K,*4,（,2,）地址分配与片选逻辑,芯片容量 芯片地址 片选信号 片选逻辑,2K A,10,A,0,CS,0,A,11,1K A,9,A,0,CS,1,A,11,A,10,1K A,9,A,0,CS,2,A,11,A,10,（,3,）逻辑图,D,7-4,D,3-0,R/W,2716,2114,2114,2114,2114,CS,0,A,11,CS,1,A,11,A,10,A,9-0,A,9-0,A,10-0,A,11,A,10,CS,2,A,答案：,1,）,8K*8,的,EPROM,片,2,片,8K*8,的,SRAM,片,4,片,4K*8,的,SRAM,片,2,片,例,2:,CPU,具有,16,根地址总线（,A,15,A,0,），,16,根双向数据总线,(D,15,D,0,),，控制总线中与主存有关的信号有,(,允许访存，低电平有效,),，,(,高电平读命令，低电平写命令,),。主存按字编址，其地址空间分配如下：,0,1FFFH,为系统程序区，由,EPROM,芯片组成，从,2000H,起共,16K,地址空间为用户程序区，最后（最大地址）,4K,地址空间为系统程序工作区。现有如下芯片：,EPROM:8K,8,位（控制端仅有 ），,16K,8,位,SRAM:16K,1,位，,2K,8,位,4K,8,位，,8K,8,位,问题：,1,）请从上述芯片中选择适当芯片设计该计算机的主存储器；,2,）画出主存储器与总线逻辑连接图，其中片选译码器可选用,3,：,8,译码器,74LS138,或者采用逻辑门设计。,2,）每个芯片的地址与存储器地址的特点,2,片,8K*8 EPROM,地址,0000,0000,0000,0000,0001,1111,1111,1111,2,片,8K*8 SRAM,地址,0010,0000,0000,0000,0011,1111,1111,1111,2,片,8K*8 SRAM,地址,0100,0000,0000,0000,0101,1111,1111,1111,最后,2,片,4,K,*8 S,RAM地址:,1111,0,000,0000,0000,1111,1111,1111,1111,D,15-8,8k*8,ROM,8k*8,SRAM,8k*8,SRAM,4k*8,SRAM,8k*8,ROM,8k*8,SRAM,8k*8,SRAM,4k*8,SRAM,D,7-0,A,12-0,A,12-0,A,12-0,A,11-0,A,74LS138,C B A G,1,非门,与非门,+5V,A,13,A,14,A,15,A,12,4,、主存储器与,CPU,的连接,（,1,）,CPU,与主存间的信息交换方式,CPU,通过,MAR,、,MDR,与主存交换信息。,存储单元,地址,数据,CPU,CPU,主存控制线路,CPU,地址译码线路,M D R,M A R,控制,（,2,）,CPU,与主存速度匹配,按,CPU,内部操作划分时钟周期,每个时钟周期完 成一个,CPU,内部操作。,同步控制方式：主存的一个存取周期包含若干个时钟周期。,扩展的同步控制方式：允许延长总线周期,(,增加时钟周期数,),4,、主存储器与,CPU,的连接,（,3,）数据通路匹配,总线的数据通路宽度,:,数据总线一次能并行传送的位数,Intel 8088:,主存按字节编址,数据总线,8,位。总线周期占用,4,个,CPU,时钟周期,读,/,写,8,位,Intel 8086:,一个总线周期存,/,取两个字节。送偶单元地址。,数据总线低,8,位,传送偶单元数据。,数据总线高,8,位,传送奇单元数据。,4,、主存储器与,CPU,的连接,A,19,A,0,Intel 8086,D,15,D,8,D,7,D,0,地址,锁存器,偶存,储体,奇存,储体,A,0,地址总线,A,19,A,1,数据总线,二、半导体只读存储器,1,、掩模型只读存储器,MROM,2,、,可编程（一次编程型）只读存储器,PROM,3,、,可擦除可编程（可重编程）只读存储器,EPROM,例如：,2716 EPROM,（,2K*8,位）,4,、电擦除可重写只读存储器,EEPROM,（,E,2,PROM,）,（,1,）,字擦除方式（,2,）数据块擦除方式,闪速存储器,Flash EPROM,第三节 高速存储器,一、双端口存储器,存储体,地址总线,L,数据总线,L,控制命令,L,读写控制电路,L,地址总线,R,数据总线,R,控制命令,R,读写控制电路,R,二、多体并行交叉存储器,三、相联存储器,第四节,Cache,存储器与虚拟存储器,Cache,虚拟存储器,功能,提高了主存储器的速度,扩大了主存储器的容量,实现技术,硬件,以软件为主,透明性,透明,不透明,地址转换,简单,复杂、速度慢,第五节 辅助存储器,一、磁表面存储器,二、光盘存储器,1,、磁带存储器,2,、磁盘存储器,：硬盘,三、移动存储设备